Hace unos años, auditamos una línea de producción de controladores industriales de alta densidad, que alcanzó un rendimiento de primera pasada del 98 % en la etapa de prueba en circuito (ICT). En teoría, el proyecto fue un éxito. Sin embargo, tres meses después de su implementación en campo, la tasa de devoluciones por fallas de "sin alimentación" y "señal intermitente" se disparó. Al seccionar las placas, encontramos al culpable: microfisuras en las uniones de soldadura bajo un BGA de paso de 0.8 mm. La causa no fue el horno de reflujo ni la calidad del componente, sino el propio dispositivo ICT. La presión mecánica necesaria para hacer contacto con 1,200 sondas estaba doblando el FR-4 de 1.6 mm lo suficiente como para fatigar las uniones de las esquinas de los componentes más rígidos.

Esta es la realidad de las pruebas en circuito (ICT). Si bien a menudo se promocionan como el estándar de oro para la fabricación en alto volumen (HVM) debido a su velocidad y precisión de diagnóstico, también representan un evento mecánico de alto impacto. Si se consideran las ICT como una simple puerta eléctrica, se pasan por alto los riesgos que introducen para la confiabilidad a largo plazo del ensamblaje. En esta guía, analizaremos las especificaciones técnicas de las ICT, los requisitos críticos de Diseño para Pruebas (DFT) y los modos de falla específicos que hemos encontrado en más de 15 años de producción de PCBA en alto volumen.

 

¿Qué son las pruebas en circuito?

Las pruebas en circuito (ICT, por sus siglas en inglés) son pruebas estructurales eléctricas automatizadas que se realizan en una placa de circuito impreso (PCB) completamente ensamblada. En lugar de tratar la placa como una unidad funcional única, las ICT la consideran como un conjunto de componentes individuales. Mediante un soporte de contactos o sondas volantes, el equipo de prueba accede directamente a nodos específicos y mide la resistencia, la capacitancia, la inductancia y las características de las uniones de los semiconductores.

El objetivo principal es verificar que el proceso de ensamblaje se haya ejecutado correctamente: confirmar que los componentes correctos estén instalados en las ubicaciones adecuadas, con la orientación correcta, y que las uniones de soldadura proporcionen una ruta eléctrica de baja resistencia. Dado que la ICT se centra en componentes individuales en lugar de en el comportamiento del sistema, puede aislar una falla hasta un componente o red específica, lo que reduce drásticamente el tiempo de retrabajo y el esfuerzo de diagnóstico.

Las pruebas de compatibilidad intrínseca (ICT) se realizan normalmente sin alimentación para protegerlas de posibles daños por cortocircuitos. Sin embargo, también es común realizar ICT con alimentación para comprobar reguladores de voltaje o programar la memoria flash integrada. El sistema compara las mediciones en tiempo real con una placa de referencia en buen estado o con una lista de conexiones derivada de datos CAD. Las mediciones que se encuentran fuera de la tolerancia programada (normalmente entre el 1 % y el 5 %) indican que la placa debe repararse.

Cómo funciona el ciclo de pruebas de TIC

Comprender la secuencia de pruebas ayuda a los ingenieros a diagnosticar fallos y optimizar el desarrollo del programa:

• Carga de la placa: La placa de circuito impreso se coloca en el soporte, manualmente o mediante un manipulador automatizado.
• Acoplamiento del dispositivo: La base de clavos presiona contra los puntos de prueba designados, estableciendo contacto eléctrico.
• Aislamiento de componentes: Las técnicas de protección aíslan eléctricamente los componentes individuales de los circuitos circundantes.
• Medición: El sistema aplica señales de prueba y captura las respuestas de los componentes.
• Determinación de aprobado/suspenso: Los resultados se comparan con los límites programados; las placas que no cumplen con las especificaciones se señalan.
• Registro de datos: Todos los resultados se registran para el seguimiento del rendimiento y el análisis SPC.

 

La física de la protección: Eliminación de errores de trayectoria paralela

La pregunta más frecuente entre los ingenieros principiantes es: "¿Cómo se mide con precisión una resistencia cuando forma parte de un circuito denso e interconectado?". Con un multímetro estándar, la corriente de medición fluye a través de todas las rutas paralelas disponibles, lo que produce una lectura errónea. ICT resuelve este problema con una técnica llamada "Guarding".

El sistema de protección emplea una configuración de medición de tres terminales (o seis hilos). El sistema ICT aplica un voltaje al componente bajo prueba, al tiempo que lleva simultáneamente los nodos de "fuga" circundantes al mismo potencial. Al no existir diferencia de potencial entre el nodo de prueba y los nodos protegidos, no fluye corriente a través de las rutas paralelas; el comprobador mide únicamente la corriente que circula por el componente objetivo.

Un ejemplo práctico de vigilancia

Imaginemos una resistencia de 10 kΩ en paralelo con dos resistencias de 5 kΩ conectadas en serie. Sin protección, el medidor indica 5 kΩ, el equivalente a la red en paralelo. Al aplicar la misma tensión a la sonda de medición que el punto medio de las dos resistencias de 5 kΩ, el sistema ICT elimina eficazmente esos caminos del circuito. Esta técnica permite medir con precisión una resistencia de 100 kΩ incluso cuando está conectada en paralelo con una carga de 10 Ω en otro punto de la red.

La capacidad de protección de precisión es lo que distingue a las plataformas TIC de nivel empresarial de las soluciones económicas. Una protección inadecuada produce una "deriva de medición", lo que provoca el rechazo de tarjetas válidas debido a que las rutas paralelas no se suprimieron correctamente.

Lecho de clavos vs. sonda voladora: Cómo hacer la inversión correcta

La elección entre un sistema de TIC de fijación fija y un probador de sonda móvil afecta a la inversión inicial, el rendimiento de la producción y la flexibilidad del diseño. La decisión correcta se basa en un análisis del punto de equilibrio entre el volumen de producción y el coste de instalación.

Elemento	Lecho de clavos TIC	Prueba de sonda voladora
Costo de instalación inicial	Alto (entre 5 y más de 50 dólares por instalación)	Bajo (solo programación de software)
Prueba de velocidad	Extremadamente rápido (5–30 segundos por tabla)	Lento (1–15 min por tabla)
Idoneidad del volumen	Producción en masa (>5,000 unidades/año)	Prototipos y bajo volumen (<1,000 unidades)
Flexibilidad de diseño	Deficiente (nuevo accesorio por cada revisión de PCB)	Alta (actualización de software instantánea)
Cobertura de prueba	Acceso integral (casi al 100% de los nodos)	Limitado por el número de sondas (normalmente de 4 a 8).
Costo de NRE	Alto	Bajo

Para diseños estables de alto volumen que superan las 1,000 unidades por tirada, un sistema de fijación con lecho de clavos recupera su coste gracias a la reducción del tiempo de ciclo y la mano de obra. Para prototipado de iteración rápida o entornos de alta variedad y bajo volumen (HMLV), la sonda volante es la mejor opción. Un error común y costoso es invertir en fijaciones para productos que sufren tres o más revisiones de PCB en un plazo de seis meses; en esos casos, la sonda volante debe seguir siendo el método preferido hasta que el diseño esté finalizado.

Muchos fabricantes adoptan una estrategia de ciclo de vida híbrida: una fase inicial de prueba para la introducción de nuevos productos (NPI) y la fase de aumento de producción temprana, para luego pasar a una fase de producción en serie una vez que el diseño es estable y los volúmenes justifican la inversión.

Diseño para pruebas en circuito (DFT): La base del rendimiento

Todos los fallos en las pruebas de circuitos integrados (TIC) se remontan, en última instancia, a las decisiones tomadas durante el diseño de la placa de circuito impreso (PCB). Las placas diseñadas sin tener en cuenta las TIC generan problemas estructurales que ninguna cantidad de programación o optimización de los dispositivos puede solucionar por completo.

Requisitos del punto de prueba

Los puntos de prueba son la interfaz física entre el dispositivo y el circuito. Cada red que requiera verificación debe tener un punto de contacto accesible.

Parámetro	Valor recomendado	Mínimo absoluto
Diámetro de la almohadilla	1.0 mm (40 milésimas de pulgada)	0.8 mm (32 milésimas de pulgada)
Espaciado de centro a centro	2.54 mm (100 milésimas de pulgada)	1.27 mm (50 milésimas de pulgada)
Distancia desde los componentes	1.27 mm (50 milésimas de pulgada)	0.64 mm (25 milésimas de pulgada)
Distancia desde el borde de la tabla	3.0 mm (118 milésimas de pulgada)	2.0 mm (79 milésimas de pulgada)
Acabado de la superficie	ENIG (preferible)	HASL o OSP

Si se presionan las almohadillas de prueba por debajo de 0.5 mm, se producen tasas de fallos de sonda inaceptables debido a las tolerancias de la fijación y a la dilatación térmica de la placa. Agrupar los puntos de prueba en una esquina provoca una presión desigual en la fijación, lo que puede agrietar los condensadores cerámicos o dañar las almohadillas BGA.

Las reglas de oro del diseño de interfaces TIC

Espacio entre sondas: Mantenga una distancia mínima de 1.27 mm (50 milésimas de pulgada) entre centros. Reducirla a 0.9 mm requiere pines pogo de precisión, que son caros y frágiles.

Distribución: Distribuya los puntos de prueba de manera uniforme sobre la superficie de la placa. Una distribución desigual genera fuerzas de flexión localizadas durante el acoplamiento del dispositivo.

Acabado superficial: El recubrimiento ENIG (níquel químico con baño de oro) proporciona el contacto de sonda más uniforme. El recubrimiento OSP puede desarrollar una capa de óxido no conductora con el tiempo, lo que produce falsos fallos de circuito abierto si las puntas de las sondas no son lo suficientemente afiladas para perforar dicho recubrimiento.

Redes críticas: Incluya siempre puntos de prueba en las líneas de alimentación, nodos de tierra, líneas de reloj, señales de reinicio, buses de comunicación y rutas de señales analógicas. Si se omite incluso un solo punto de prueba en la línea de alimentación, se pueden producir fallos en los componentes posteriores.

Accesos BGA: Añada vías de prueba en la primera vía después de cada bola BGA crítica. Sin acceso mediante vías de prueba, las técnicas sin vector se convierten en la única opción para detectar juntas abiertas.

Errores comunes en DFT que perjudican el rendimiento

• Número insuficiente de puntos de prueba: Apuntar a una cobertura neta inferior al 90 % garantiza que se produzcan fallos.
• Estrategia de vía en almohadilla sin sonda compensadora: Las almohadillas de componentes utilizadas como puntos de prueba corren el riesgo de sufrir daños por el contacto con la punta de la sonda.
• Acabados superficiales mixtos en la misma cara: Requiere varios tipos de puntas de sonda y complica el diseño del dispositivo.
• Sin acceso a tierra distribuido: la conectividad del plano de tierra es esencial para la protección; los puntos de prueba de tierra aislados hacen que secciones enteras no se puedan probar.
• Puntos de prueba solo en la parte inferior: Obliga a realizar sondeos por un solo lado y limita la cobertura en ensamblajes multicapa densos.

 

Cómo la tensión de fijación induce la deformación de la placa y la fractura de los componentes.

Uno de los fallos más insidiosos en el ensamblaje de placas de circuito impreso (PCB) se produce durante la prueba. Al activarse el soporte de fijación, se aplica una fuerza distribuida de cientos de libras sobre la PCB. Sin el soporte adecuado, la placa se flexiona, y esta flexión es el principal mecanismo que provoca el agrietamiento de los condensadores cerámicos multicapa (MLCC) y la formación de cráteres en las almohadillas BGA.

Las placas de circuito impreso con un grosor inferior a 1.6 mm son especialmente susceptibles. Durante el desarrollo del dispositivo de fijación, se recomienda encarecidamente realizar una prueba de deformación . La colocación de galgas extensométricas en una muestra de PCB y el registro de la microdeformación durante el ciclo de prensado ICT permite detectar puntos críticos de flexión. Si la deformación medida supera los 500-800 microdeformaciones (según el tipo de componente), se deben añadir pasadores de soporte adicionales al dispositivo de fijación.

Ignorar los datos de tensión produce "defectos transitorios": placas que superan las pruebas ICT pero fallan días o semanas después en condiciones reales de funcionamiento porque una fisura microscópica en el cuerpo de un condensador acaba provocando un cortocircuito. Estos defectos son notoriamente difíciles de rastrear hasta el proceso de prueba, ya que la placa parece estar en buen estado eléctrico en el momento de la prueba.

Recomendación práctica: Para placas de circuito impreso con BGA de tamaño superior a 35 mm × 35 mm, o con MLCC 0402 y más pequeños a menos de 10 mm del centro de la placa, realice una prueba de tensión antes de enviar el dispositivo a producción.

Técnicas de prueba sin vectores para circuitos integrados con un elevado número de pines

Un encapsulado BGA de 1,000 pines normalmente no puede proporcionar 1,000 puntos de prueba físicos. Las pruebas sin vectores, comercializadas como TestJet por Keysight y VTEP por Teradyne, solucionan este problema sin necesidad de acceso completo a los nodos.

Las pruebas sin vector funcionan colocando una placa sensora capacitiva sobre el componente. El sistema ICT envía una señal de CA a través de las pistas del PCB hasta el marco de conexión del circuito integrado. La placa sensora mide la capacitancia resultante entre el marco de conexión y la placa. Un pin sin soldar (una soldadura abierta) produce una capacitancia significativamente menor que un pin correctamente soldado. Esta técnica es el método más eficaz para detectar circuitos abiertos ocultos en conectores de alta densidad de pines, dispositivos BGA y componentes QFP de paso fino, sin necesidad de un acceso extenso a los nodos.

Capacidad de detección de defectos por método

Tipo de defecto	TIC (sin alimentación eléctrica)	TIC (con alimentación eléctrica/sin vectores)	Probabilidad de detección
Puente de soldadura (corto)	Sí:	Sí:	> 99%
Componente perdido	Sí:	Sí:	> 99%
Valor de componente incorrecto	Sí:	No	95% (se aplican tolerancias)
Polaridad invertida (diodo/tangente)	Sí:	No	~ 90%
BGA abierto (soldadura en frío)	No	Sí (sin vector)	~ 85%
Firmware incorrecto	No	Sí (Boundary Scan)	Variable
Rastrear abierto	Sí:	Sí:	> 99%
Soldadura insuficiente	Parcial	Parcial	~ 80%

 

Integración de Boundary Scan: Ampliando la cobertura más allá de los puntos de prueba

A medida que aumenta la densidad de componentes y se reduce el espacio físico para los puntos de prueba, el escaneo de límites (JTAG/IEEE 1149.1) se ha convertido en un complemento esencial para las TIC tradicionales. Las plataformas TIC modernas integran la capacidad de escaneo de límites directamente en el programa de pruebas, lo que permite estrategias híbridas que alcanzan niveles de cobertura imposibles con cualquiera de los métodos por separado.

Las sondas ICT acceden a los pines del puerto JTAG en la placa de circuito impreso; el controlador de escaneo de límites se comunica entonces con todos los dispositivos compatibles con IEEE 1149.1 en la cadena. Esto permite que el sistema de prueba verifique la continuidad de la interconexión entre dispositivos, confirme la identidad del dispositivo mediante los registros de identificación del fabricante y detecte interrupciones en redes que no tienen acceso físico a la sonda.

La aplicación más práctica se encuentra en diseños con gran cantidad de BGA: ICT gestiona todos los componentes discretos y pasivos accesibles, mientras que el escaneo de límites gestiona los circuitos integrados digitales, confirmando que cada red entre dispositivos tiene continuidad, incluso cuando el único acceso físico es a través del conector JTAG.

Comparación de las TIC, las pruebas funcionales (FCT) y la AOI

Una estrategia de calidad sólida siempre es multifacética. Ningún método de prueba por sí solo es la solución definitiva. Comprender el papel complementario de cada método evita tanto la falta de pruebas (defectos que pasan desapercibidos) como el exceso de pruebas (costos inflados).

Factor	AOI	TIC	Prueba funcional (FCT)
Pruebas de componentes individuales	Limitada	Sí:	No
Función del sistema de pruebas	No	Limitada	Sí:
Detecta valores erróneos	No	Sí:	Indirectamente
Identifica la causa raíz	Solo visual	Directamente (red/componente)	Requiere solución de problemas
Velocidad	Rápido	Moderado	Lenta
Coste de instalación	Moderado	Alto	Alto
Etapa óptima de implementación	Post-reflujo	Post-montaje	Fin de la línea

El error más común que perjudica el rendimiento es omitir las pruebas de interoperabilidad (ICT) para reducir costos y confiar únicamente en la inspección óptica automatizada (AOI) seguida de las pruebas funcionales (FCT). Si bien los probadores funcionales son eficaces para confirmar el funcionamiento de una placa, no son herramientas de diagnóstico adecuadas. Un probador funcional puede reportar un "Error de comunicación" en una placa donde la resistencia R42 marca 100 Ω en lugar de 100 kΩ. Localizar manualmente el componente correcto que causa este error consume más horas de trabajo de los ingenieros que lo que habría costado una prueba de interoperabilidad, y permite que los defectos se acumulen antes de ser detectados.

Desarrollo de programas de TIC y optimización de límites de prueba

Un programa de pruebas bien redactado es tan importante como el propio dispositivo. Unos límites mal establecidos provocan dos tipos de problemas: límites demasiado estrictos generan fallos falsos que merman la confianza del operario; límites demasiado laxos permiten que pasen desapercibidos defectos reales.

Establecer límites de prueba adecuados

Tipo de componente	Tolerancia típica	Límite sugerido de TIC
Resistencias (1%)	± 1%	± 3%
Resistencias (5%)	± 5%	± 10%
Condensadores cerámicos (X7R)	± 20%	± 30%
Condensadores electrolíticos	-20% / + 80%	-25% / + 100%
inductores	± 10%	± 15%

Estos límites tienen en cuenta la acumulación de tolerancias de los componentes, además de la incertidumbre del sistema de medición. Ajuste los límites solo cuando los datos de defectos de la producción lo justifiquen estadísticamente, no basándose en la intuición.

Fases de desarrollo del programa

• Fase 1 — Importación de datos: Cargue la lista de conexiones CAD, la lista de materiales (BOM) y los datos Gerber en el software ICT. Verifique los nombres de las conexiones con el esquema antes de continuar.
• Fase 2 — Diseño del dispositivo: Generar archivos de perforación a partir de las coordenadas de los puntos de prueba, incorporando las holguras de las sondas y los requisitos de soporte de la placa.
• Fase 3: Generación de pruebas: El software ICT genera automáticamente pruebas de circuitos abiertos, cortocircuitos y valores de componentes a partir de la lista de materiales. Revise los límites generados automáticamente antes de aceptar los valores predeterminados.
• Fase 4 — Optimización: Ejecute el programa en placas que funcionan correctamente y ajuste las mediciones marginales. Marque cualquier prueba que se acerque constantemente a su umbral para su revisión de límites.
• Fase 5: Depuración y validación: Introduzca placas con defectos intencionados (componentes obsoletos, sustituciones de valores incorrectos) para verificar la detección.
• Fase 6 — Lanzamiento a producción: Documentar todos los límites, configuraciones de protección y pruebas de margen conocido. Capacitar a los operadores en los procedimientos de respuesta ante fallas.

 

Mantenimiento de los accesorios: Prevención de la degradación del rendimiento con el tiempo.

Incluso un dispositivo de diseño impecable se deteriora con el tiempo. Las puntas de las sondas se desgastan, la fuerza del resorte disminuye y el cableado presenta fallas intermitentes. Un programa de mantenimiento riguroso marca la diferencia entre un rendimiento estable y una tendencia gradual e inexplicable hacia mayores índices de fallas en el primer intento.

Frecuencia	Acción de mantenimiento
Diarios	Inspección visual para detectar sondas visiblemente dañadas o dobladas.
Noticias	Limpie las puntas de las sondas con disolventes aprobados; elimine los depósitos de fundente y óxido.
Mensual	Verifique la distancia de recorrido de la sonda; reemplace las sondas que estén por debajo de la especificación de fuerza mínima del resorte; verifique el registro de alineación.
Trimestral	Calibración completa del dispositivo; verificar la continuidad de todas las conexiones del arnés; actualizar la documentación de alineación.
Por cada 500 ciclos	Inspección exhaustiva de la placa de sondas; reemplace todas las sondas independientemente de su estado visual.

Una sonda que ha perdido fuerza elástica fallará intermitentemente en el contacto, produciendo un patrón de fallos intermitentes de "conexión abierta" difíciles de distinguir de los defectos reales de la soldadura. El seguimiento del número de impactos de la sonda por posición permite predecir su sustitución antes de que aparezca este fallo.

Utilizar los datos de las TIC como herramienta de control de procesos.

Los datos de defectos generados por las TIC constituyen uno de los resultados más valiosos del proceso de prueba; sin embargo, muchos fabricantes los tratan como un simple criterio de aprobación/rechazo en lugar de una señal del proceso. Analizar sistemáticamente los registros de fallos de las TIC transforma los datos de prueba en información útil para la toma de decisiones.

• Realice un seguimiento del rendimiento a la primera pasada (FPY, por sus siglas en inglés) por turno de producción, línea de montaje y familia de productos para detectar desviaciones en el proceso.
• Supervise las tasas de fallos a nivel de componentes por número de pieza del proveedor para detectar la degradación de la calidad antes de que alcance niveles críticos.
• Un aumento repentino en los fallos de "valor incorrecto" en un identificador de componente específico casi siempre se debe a un error de carga del alimentador o a una sustitución del proveedor; detectarlo mediante datos de TIC evita que cientos de placas defectuosas pasen a la fase de pruebas funcionales.
• Correlacione los modos de fallo de las pruebas ICT con los datos de campo para calibrar los límites de las pruebas: si un determinado modo de fallo aparece en las pruebas ICT pero nunca en los datos de campo, el límite puede ser demasiado estricto.
• Utilice gráficos de control estadístico de procesos (CEP) en los datos de medición de las TIC, no solo de aprobado/suspenso, para detectar desviaciones en los valores de los componentes antes de que la desviación supere el umbral límite.

 

Solución de problemas comunes de las TIC

Alta tasa de falsos fallos

Los fallos falsos son la queja más común sobre las TIC y suelen indicar uno de los siguientes problemas:

• Los límites de las pruebas son más estrictos que la suma de la tolerancia del componente y la incertidumbre de la medición.
• Puntas de sonda desgastadas o contaminadas que producen una resistencia de contacto inconsistente.
• Protección inadecuada: las rutas de circuitos paralelos no se suprimen lo suficiente durante la medición.
• Sensibilidad ambiental: la temperatura o la humedad afectan las líneas base de las mediciones.

Un defecto escapa a las pruebas de TIC.

• Cobertura de red insuficiente: las redes críticas carecen de acceso a puntos de prueba.
• Se ha aplicado un tipo de prueba incorrecto: se está utilizando una prueba de resistencia cuando se requiere una prueba de capacitancia o de fugas.
• Límites demasiado amplios: las tolerancias permiten que componentes con defectos mínimos pasen desapercibidos.
• Protección contra configuraciones incorrectas: componentes adyacentes que interfieren con la ruta de medición.

Resultados inconsistentes en la misma tabla

• Desgaste de la sonda que provoca contacto intermitente: identifíquelo correlacionando la posición de la falla con los datos de conteo de impactos de la sonda.
• Desviación de la alineación de los accesorios: verifique las marcas de registro mensualmente.
• En caso de roturas o empalmes de alta resistencia en el cableado del arnés, realice una verificación periódica de la continuidad del arnés.

 

Preguntas frecuentes

¿Puede la tecnología de la información y la comunicación (TIC) detectar soldaduras frías?

Parcialmente. La prueba ICT detecta de forma fiable una interrupción real (sin conexión eléctrica). También puede detectar una unión fría marginal si la resistencia de la unión supera el límite de la prueba. Sin embargo, una unión fría con un contacto eléctrico límite puede pasar la prueba ICT y fallar mecánicamente bajo vibración o ciclos térmicos. Para verificar la integridad mecánica de las uniones en conexiones ocultas, la inspección por rayos X automatizada (AXI) es superior.

¿Cuál es la diferencia entre TIC y Boundary Scan (JTAG)?

La tecnología ICT requiere una sonda física para contactar con cada red que se prueba. Boundary Scan (JTAG / IEEE 1149.1) utiliza la lógica integrada en los circuitos integrados compatibles para conmutar los pines de salida y detectar los pines de entrada sin necesidad de contacto físico con la sonda. Ambos métodos son complementarios: ICT prueba componentes pasivos y redes con acceso físico; Boundary Scan amplía la cobertura a circuitos integrados digitales y redes que carecen de puntos de prueba. Los sistemas ICT modernos integran ambos métodos en un único programa de prueba.

¿Las TIC dañan los componentes?

Cuando se programa y mantiene correctamente, la tecnología ICT es segura. Las pruebas sin alimentación utilizan voltajes inferiores a 0.5 V con limitación de corriente, lo que garantiza que las uniones de los semiconductores nunca se sometan a tensión. La presión física de la sonda es el riesgo más real: una fijación desalineada o una fuerza excesiva de la sonda pueden dañar las almohadillas de paso fino. Las pruebas con galgas extensométricas y la calibración periódica de la fijación mitigan este riesgo.

¿Por qué mi rendimiento en las pruebas de TIC es inferior al rendimiento en las pruebas funcionales?

Esto suele indicar tolerancias demasiado estrictas en el programa ICT en relación con las especificaciones reales de los componentes. Si ICT está programado con límites del 1 %, pero la lista de materiales especifica componentes con una tolerancia del 5 %, las placas legítimas serán rechazadas como defectuosas. Revise las configuraciones de protección y compare los límites programados con las hojas de datos de los componentes. Una tasa de rechazo falso superior al 0.5 %-1 % justifica una investigación inmediata.

¿Cuándo se justifica económicamente el uso de las TIC?

El punto de inflexión depende de la complejidad del ensamblaje, pero como regla general, para diseños estables que producen más de 500 a 1,000 placas al año, el aumento de productividad que se obtiene con un sistema de fijación de lecho de clavos suele compensar los costes del sistema en el primer lote de producción. Para volúmenes inferiores a este umbral, la sonda volante o la subcontratación de servicios de TI resultan más rentables.

Hoja de ruta de implementación

Volumen anual	Enfoque recomendado
Menos de 500 tablas	Sonda volante o TIC externalizadas: no se justifica ninguna inversión en instalaciones fijas.
500–5,000 tableros	Estrategia de instalaciones compartidas o casa de pruebas por contrato con instalaciones dedicadas.
5,000–50,000 tableros	Instalaciones dedicadas; considere equipos propios frente a equipos subcontratados por TCO.
Más de 50,000 tableros	Sistema TIC interno con equipos dedicados y proceso DFT completo.

Para los equipos que implementan las TIC por primera vez, un plazo de diez semanas es realista: semanas 1-2 para la selección de equipos o servicios de prueba; semanas 3-4 para la revisión del DFT y las actualizaciones del diseño de la PCB; semanas 5-6 para el pedido de accesorios y el desarrollo del programa; semanas 7-8 para la depuración de la placa prototipo; semanas 9-10 para la validación de la producción piloto; y a partir de la semana 11 para el lanzamiento de la producción y la optimización continua.

Resumen

Las pruebas en circuito siguen siendo el método de verificación eléctrica estructural más fiable disponible para los fabricantes de ensamblaje de PCB. Gracias al aislamiento de componentes mediante protecciones y al acceso directo a los nodos, ofrecen una precisión diagnóstica que ni la inspección óptica automatizada (AOI) ni las pruebas funcionales pueden igualar a la velocidad de producción. Sin embargo, su eficacia depende totalmente de las decisiones que se tomen mucho antes de que la primera placa llegue al dispositivo de montaje.

Como profesional, mi recomendación es la siguiente: nunca consideres las TIC como algo secundario. Si esperas a que el diseño esté terminado para pensar en los puntos de prueba, lo pagarás caro en términos de complejidad de los dispositivos y menor rendimiento. Involucra a tu ingeniero de pruebas desde la fase de diseño del esquema. Asegúrate de que el laminado de tu PCB pueda soportar la tensión y, siempre, siempre, valida tus dispositivos de primera producción con galgas extensométricas si utilizas componentes BGA grandes de paso fino.